形考作业2（形考占比20%）
试卷总分:100 得分:100
一、单选题（每小题4分，共48分）
1.由组合逻辑电路的功能特点可知，任意时刻电路的输出(? ? )。
A.仅取决于该时刻的输入状态
B.仅取决于电路过去的输出状态
C.与该时刻输入状态和电路过去的输出状态均有关
2.下列消除竞争冒险的方法中，(??? )是错的。
A.在逻辑设计时增加冗余项
B.接入滤波电容
C.引入时钟脉冲
3.普通二进制编码器的输入变量中，任何时刻(? ? )。
A.均可多个被编对象有输入，它们共同确定编码结果
B.均可多个被编对象有输入，但只对优先级别最高的进行编码
C.仅有一个被编对象有输入，其他均没有输入
4.三位同学按“少数服从多数”原则设计表决器逻辑电路，下列电路中（??? ）是错误的。
{图}
A.图（a）
B.图（b）
C.图（c）
5.下列三个逻辑电路框图中，（??? ）是译码器。
{图}
A.图a
B.图b
C.图c
6.16选1数据选择器应该有(??? )个数据输入端。
A.4
B.8
C.16
7.由时序逻辑电路的功能特点可知，任意时刻触发器电路的输出状态(??? )。
A.仅取决于电路的输入信号
B.仅取决于现在的输出状态
C.不仅取决于输入信号，还与输入信号作用前的现态有关
8.主从触发器在每个CP脉冲周期，(??? )。
A.主触发器和从触发器的输出状态都只能改变一次
B.主触发器的输出状态可能改变多次，但从触发器只能改变一次
C.主触发器只能改变一次，但从触发器的输出状态可能改变多次
9.由RS触发器的真值表可知，它的状态方程和约束条件是（??? ）。
?R ?S ?{图}
0
0
?{图}
0
1
1
1
0
0
1
1
不允许
A.{图}
B.{图}
C.{图}
10.为了把串行输入的数据转换成并行输出的数据，可以使用(??? )。
A.计数器
B.移位寄存器
C.数据选择器
11.与同步时序电路相比，异步时序电路的主要缺点是(??? )。
A.抗干扰能力差
B.功耗大
C.速度慢
12.N个触发器可以构成最大计数长度为(??? )的计数器。
A.?N
B.N2
C.2N
二、判断题（每小题4分，共32分）
13.组合逻辑电路符合逻辑关系的最简电路形式不会发生竞争冒险现象。(??? )
14.多位数值比较器在比较两个多位数的大小时，遵循先低位比较后高位的比较原则，只有在低位相等时，才需要比较高位。
15.CMOS结构的组合逻辑越来越多被采用，是因为CMOS电路耗电量低。（??? ）
16.若系统中既有数字电路也有模拟电路，印刷电路板应分别设置接地线再合并接地。（??? ）
17.触发器虽然也是由门电路构成，但它与组合逻辑电路不同，具有逻辑状态的记忆功能。(??? )
18.将主从JK触发器的J和K端都接低电平，则在时钟脉冲CP的作用下特性方程应为。{图}（??? ）
19.当D触发器的现态{图}时，为使每个CP脉冲该触发器翻转一次，D端应接至{图}。（??? ）
20.由M进制集成计数器构成N进制计数器，当M＜N时一般采用清零法或置位法，当M＞N时则适合采用级联法。（??? ）
三、综合题（包含5道单选题，每小题4分，共20分）
已知图2-3所示组合逻辑电路的输入信号ABCD为1位十进制8421BCD码，分析电路并在下列选项中选择正确答案填入空内。
21.（1）该电路最简与或形式的逻辑表达式是（??? ）。
A.{图}
B.{图}
C.{图}
22.（2）经分析，该电路具有（? ? ）功能。
A.表决
B.单、双数判断
C.四舍五入
23.分析图2-4所示电路的逻辑功能。在下列选项中选择正确答案填入空内。
{图}
（1）该电路使用的触发器是（? ? ）。
A.下降沿触发的边沿JK触发器
B.上升沿触发的边沿JK触发器
C.主从JK触发器
24.（2）分析可知，该电路为（? ? ）。
{图}
A.状态图如图2-5（a）所示，不能自启动五进制同步计数器，
B.状态图如图2-5（b）所示，能自启动五进制同步计数器，
C.状态图如图2-5（c）所示，能自启动六进制同步计数器，
25.（3）在CP脉冲的作用下，该电路时序图为（? ? ）。
{图}
A.图2-6（a）
B.图2-6（b）
C.图2-6（c）
